超高速数据采集在雷达对抗设备中的应用
摘要：以雷达对抗为应用背景，给出超高速数据采集模块的实现方法，该模块由FPGA芯片完成各芯片之间的逻辑控制，具有设计灵活，采样速率高，海量数据传输，可靠性高等优点。详细阐述系统的设计思想，功能模块的划分以及各个模块的具体实现，并且给出测试结果，达到预期的设计目的。
关键词：超高速数据采集；雷达对抗；FPGA
中图分类号：TN95 文献标识码：A 文章编号：1671－7597(2011)0220141－02
0、引言
雷达对抗是指从敌方雷达及其武器系统获取信息(侦察)，破坏和扰乱敌方雷达及其武器系统得正常工作的战术、技术措施的总称。雷达对抗设备中的接收机用于截获雷达信号，由于接收机输入信号未知，所以相对于通信、雷达接收机等而言，具有频带宽、实时性强的特点。传统雷达对抗接收机输入信号通过视频检波器变换成视频信号，视频信号再进一步处理产生脉冲描述字(PDW)，随着模－数转换器(ADC)的采样率及信号处理器的处理速率的提高，下变频后的信号，可以被高速ADC直接量化，再通过数字信号处理产生需要的PDW。相对于采用视频检波器的接收机来说，数字化接收机更稳定可靠，没有模拟电路中的温漂及直流电平变化等，且采用高分辨力谱估计技术，可以得到更加精确的频率分辨率。超高速数据采集技术研究是数字接收机的一个重要方面，对提高数字接收机的瞬时带宽，实时截获雷达信号具有重大意义，本文介绍了一个具有高采样率、高速数据传输的数据采集板的设计，成功应用于某雷达对抗设备上。
1、基本原理
数据采集的主要任务是将雷达信号进行模数变换和存贮，并将数据以要求的数据率和格式传输给后续系统。系统中所要侦察的雷达信号带宽大于1，2GHz，为了对其进行数字处理，直接数字化所需要的采样率需大于2.4GHz，如此高的采样率和对应的高数据率给工程实现带来一定的难度。为此，采用超宽带模拟正交解调、I、Q两路解调信号分别采样，采样率选择1.6GSPS。由于高采样率，对系统数据传输提出高的要求，FPGA由于其内部运行时钟频率高，体积小，逻辑资源多，接口电平丰富等优点，用来对采集到的数字信号做数据融合，然后利用FPGA芯片集成的串行收发器模块(GXB)以及光纤接口来进行数据传输，可以满足海量数据传输的要求。由于需要保留基带零频信号，设计中舍弃电路简单的变压器，采用差分运放来实现单端信号转为差分信号的功能，采样时钟部分采用具有分频、移相等功能的时钟管理芯片来处理采样时钟，这样可以对采样时钟进行调整，满足电路模块化、通用化的需求。本数据采集板的系统框图如图1所示：
2、硬件电路实现
2.1关键器件
数据采集板设计中，核心器件是ADC，本方案选用由美国国家半导体公司近年推出的双通道、低功耗高速模数转换芯片ADC08D1500，具有8位分辨率，采样频率最高可达1.7GHz，可选择SDR或DDR输出时钟，单路输出16位，输出数据采用LVDS电平，具有摆幅小，低功耗，信号完整性好的特点。模数转换器两路模拟输入均为差分输入，系统外接为单端信号，常用变压器或者运放来将单端信号转化为差分信号，出于系统要求，本方案选用德州仪器公司的THS4511差分运放将外接单端模拟信号转化为差分信号，THS4511是高速差分放大器，OdB增益时带宽1.6GHz。ADC08D1500是差分时钟输入，根据设计要求，选用美国国家半导体公司的LMKO1000时钟管理芯片，该芯片双路输入，8路LVDS输出，每一路输出均可复用两路输入，具可单独实现分频，时钟延迟，并将单端时钟信号转为差分信号。用来做数据缓存、格式变换、系统时序控制的可编程逻辑器件选用ALTERA公司的Stratix Ⅱ Gx系列的FPGA，该系列FPGA创新式用了“自适应逻辑模块”(ALM)，全局时钟与锁相环资源丰富，支持高速外部充储器，内嵌高速收发器和源同步差分接口的动态相位调整电路(DPA)。光纤收发模块采用STRATOS公司的LTP－LT12MB，该光模块可实现2.5Gbps的传输数率，8路光模块同时传输可实现20Gbps的传输速率。
2.2电路设计注意事项
高速数据采集板中，由于串扰、反射，过冲、地弹等信号完整性问题导致的时序紧张、AD噪声恶化等问题直接影响着设计的关键指标，信号完整性问题是不可忽略的。在原理图设计中就要考虑到这些问题。高速电路中，很大一部分噪声来自电源和地，因此电源附近的去耦电容采用大容量钽电容与高频滤波电容并联的方式。针对高频器件开关时产生的瞬态电流，器件附近放置一定数量的高频去藕电容可有效降低噪声。高速数据采集板时钟运行速率高，系统的性能和时钟信号的稳定与准确密切相关，为了防止高速时钟受到外界干扰或向外辐射干扰，需要把时钟管理芯片的电源和地与其他的电源、地分开。作为模数混合器件的ADC，模拟与数字部分的电源、地要分开，8路光模块功耗大，且对电源、地敏感，也需要单独供电源和地。
在PCB设计时，走线时的优先级应遵循时钟线最先，其次是高速差分线，然后是普通线。采集板外面送进来的高速时钟线尽可能短的进入时钟管理芯片，形成能抗共模干扰的差分时钟线；另外的单端低速时钟线旁加屏蔽线，这些措施可有效提高时钟质量。采集板中高速走线均采用差分线，可有效降低共模干扰，在走线时，ADC与FPGA之间的LVDS差分线走线每一对都要作等长设计，且单独一对要等间距等长，并要保证LVDS走线的返回路径连续，不能跨越分割，尽量少打过孔。稳压电源输入输出均要走粗线，电源输出管脚与电源层之间的过孔要大，可多打过孔，满足大电流要求。各器件的耦合电容尽量靠近管脚，这样才能有效滤波，提高电源的稳定性。
3、板卡功能及时序设计
本采集卡是在OuartusⅡ6.1环境下调试的，QuartusII软件是Altera公司FPGA的综合开发工具，顶层文件采用原理图设计方式，实现方式如图2所示。
系统采样时钟1.6GHz，8位ADC采用DDR传输，传输时钟400MHz，400M时钟经过Fast PLL四分频产生LVDS Receive所需要的100MHz时钟，IQ两路采样数据分别进入两个LVDS Receive模块，经串并转换形成两路128bit*100MHz的数据，由于直接串并转换得到的数据会产生数据错位，需要经过一个数据整形模块将数据转换为需要的格式，硬件电路固有的零漂校正也在這里实现。经过整形的数据送入双端口RAM，由于FPGA片内存储器可以满足系统所需要的缓存空间，本系统使用FPGA内部存储器资源来实现双端口RAM，经RAM缓存后的数据送入GXB模块，转换后送片外光模块。图中所示的Fast PLL、LVDS Receive、2Port RAM、GXB模块均由QuartusⅡ软件提供的“MegaWizard管理器”来实现。
本系统IQ两路数据率为800M*4.8＝25.6G，由于采用光纤传输，FPGA高速收发器采用8B/10B编码，要实现全部数据实时传输，需要32G的传输数据率，硬件电路只能实现最高20Gbps的传输数率，采集系統采用开窗采集，占空比62.5％。在实际工作时，8路光纤只有4路传输数据给信号处理系统，另外4路传输数据给干扰产生系统，所以工作中按31.25％开窗采集。采集系统工作于三种模式，首先是搜索采样模式，在没有侦查到雷达信号前，采集系统按最大占空比开窗采集并传输数据给信号处理系统。当信号处理系统捕捉到雷达信号，预处理产生PDW后，采集系统由搜索模式转入引导采样模式，此时，信号处理系统通过雷达信号脉冲到达时间以及脉冲宽度，产生采样触发和传输触发，引导采集系统采集雷达信号，采集到的数据送信号处理作进一步的分析。采集系统第三种工作模式为干扰模式，此时，将缓存在FPGA里的数据送干扰产生分系统，经转发干扰，最终形成需要的干扰信号。
4、试验测试
采集系统测试时，使用QuartusⅡ软件的signalTap逻辑分析器，将采集板采集到的数据通过JTAG链路采到计算机上，在LabVIEW软件环境下，通过测试软件得到的采样信号频谱以及关键指标如图3所示：
上图为同样大小的功率条件下，不同频率的点频信号的频谱结果，经系统测试，频谱图分析结果表明，信号频谱纯净，性能指标完全满足数据采集系统的要求。
本采集板应用在某机载雷达对抗设备上，干扰机根据数据采集得到的ISAR雷达信号，成功干扰ISAR雷达的成像，图4是在不同干扰模式下，干扰机根据采集板样本信号对ISAR雷达成像的干扰效果。
5、结语
本文主要介绍了基于ADC08D1500和IFPGA的数据采集系统的设计，此数据采集板不仅具有1.6GSPS的高采样率，而且具有很高的传输带宽，作为雷达对抗设备的一部分，采集板经历了机载环境试验，具有很高的可靠性。
参考文献：
[1]赵国庆，雷达对抗原理[M]，西安：西安电子科技大学出版社，1999
[2]崔保延，宽带接收机数字技术[M]，成都：电子工业部第二十九研究所情报室，1996
[3]余海龙，SAR超高速数据采集系统研究与实现[J]，2010(7)：208209